近日，总部位于比利时的纳米技术研究机构Imec本周在其年度技术论坛ITF上公布了更新后的发展路线图，该路线图指出芯片制造商未来将面临严峻的挑战。
CMOS 晶体管的下一个发展阶段（地球上几乎所有芯片都采用这种晶体管）将是互补型场效应晶体管（CFET：complementary FET），Imec预测其商业化应用将在2033年左右开始。
如下图所说，顶行展示了芯片的“节点”，从目前的N2（“2纳米节点”）一直到2041年左右的A2（“2埃节点”，2埃=0.2纳米）。让我打破你的幻想：N2实际上并不代表芯片上任何物理尺寸的2纳米。这只是行业营销手段。这些数字几年前就不再反映晶体管的实际尺寸了。当然，还有其他一些数字确实有意义，我稍后会讲到。节点名称代表的是代际里程碑，每一步都承诺在密度、性能和能效方面带来显著的芯片改进。每个节点都会为世界带来一波又一波的创新，其中一些可能包含下一个“杀手级产品”，因为这才是芯片制造商最初追求的目标。
Imec 的最新路线图显示，从 2033 年左右的 A7 节点开始，晶体管的结构将发生变化。以下是解读该路线图的指南。
A7：业内称之为“7埃”工艺节点。这只是一个名称；晶体管中并不一定存在实际长度为7埃的结构。
CPP：接触多晶硅间距是指从一个晶体管到另一个晶体管的距离，单位为纳米。
Cell：单元高度是指逻辑单元的最小尺寸，单位为纳米。
4.5T：最小逻辑单元内可容纳的并行互连（走线）数量。
0.55NA EUV：采用更高数值孔径 (0.55) 的EUV光刻技术，这意味着它可以打印比当今 0.33NA 机器更精细的特征。
MP：这是 EUV 可以产生的最小间距，即两条线之间的距离。
众所周知，逻辑设计是通过使用标准逻辑单元（可以理解为芯片中每个门的基本构建模块）来实现的，而接触多晶硅间距 (CPP) 是决定标准单元宽度的主要因素。虽然它由几个要素构成，但归根结底是指晶体管栅极之间的最小中心距。CPP 从 N2 工艺的 48nm 降至 A3 工艺的 39nm。这决定了晶体管彼此之间的间距。
因此，单元高度是指标准逻辑单元的垂直尺寸。它从 N2 的大约 132nm 缩小到 A3 的大约 50nm，几乎缩小了 3 倍。
将以上两点结合起来，就可以得到标准单元格的面积，进而得到密度。
金属间距是指相邻金属线之间的最小中心距，从 N2 的 22nm 缩小到 A3 的 12-16nm。这是另一个实际的物理密度指标，它基本上可以告诉你哪种光刻技术能够实现每个节点。
展望未来，Imec 预计会出现另一种晶体管技术转型，这种转型更多地以降低功耗为目标，而非在芯片上集成更多器件。到 2041 年，芯片制造商可能会用二维半导体取代晶体管的主要硅部件——沟道区。这些材料，例如二硫化钼，即使只有单原子层厚，也能表现出半导体的特性。
是的，在半导体这样瞬息万变的行业，15年的确非常漫长。Imec首席技术官Paul Heremans表示，Imec之所以能做出如此长远的预测，是因为其研究在半导体行业中扮演着重要角色。“我们的研究项目旨在降低技术方案的风险，”他说道。也就是说，他们会探索不同方案的成本和收益，从而帮助芯片制造商缩小选择范围。“我们必须在这些技术真正应用于产品之前就做好充分的准备，因为即便我们完成了风险评估工作，要将这些技术投入生产，仍然需要大量的工程和开发工作，”他补充道。
以降低风险为目标，Imec 目前的大部分精力都集中在 2033 年即将发生的事情上，那就是 CFET。
CFET 的选择太多了
在具体谈CFET之前，我们先分享一下晶体管的基本概念。
芯片包含数十亿个晶体管，每个晶体管都有栅极（就像门一样！）。所有这些晶体管相互连接（就像道路一样），它们充当电流开关（就像你打开门一样）。晶体管的关键元件包括栅极（用于调节沟道中的导电性）、源极（驱动电流由此流入沟道）和漏极（电流由此流出沟道）。因此，栅极的作用基本上是控制晶体管的开关，允许或阻止电流通过。这使得电流能够访问、发送、接收和处理数字数据，从而生成指令和信息。
要成为高效的开关，晶体管需要出色地完成三件事：导通时允许尽可能多的电流通过（驱动电流），关断时允许尽可能少的电流通过（防止漏电），以及在导通和关断之间尽可能快地切换（性能）。正是这些参数推动了晶体管多年来的创新发展。
FinFET（2010年代和2020年代初的主力军）：从14纳米制程节点开始，业界实现了从二维平面晶体管到三维FinFET的飞跃。在三维FinFET中，栅极不再仅仅覆盖硅鳍的顶部，而是环绕沟道的三个侧面。这大大提高了电流控制精度，减少了漏电，并降低了所需的栅极电压。但是，鳍的高度和并排排列的数量都有限制，超过限制就会出现电磁干扰。如今，我们已经触及了这一瓶颈。
纳米片/环栅场效应晶体管 (GAAFET)：用水平纳米片堆叠取代垂直鳍片，瞧！栅极现在环绕沟道四面，进一步降低漏电并提高驱动电流。芯片制造商还可以灵活地调整纳米片的宽度，以更好地适应特定的芯片设计：宽纳米片意味着更高的驱动电流，窄纳米片则优化功耗。这是目前量产中最先进的晶体管，imec 预计这种架构将引领未来几代的发展路线图，最终过渡到 CFET。
CFET旨在用一个晶体管的空间实现两个晶体管的功能。几十年来，CMOS逻辑电路一直驱动着计算机运行，它依赖于两种晶体管：PMOS和NMOS。它们的工作原理是，相同的输入信号会使其中一个晶体管导通，另一个晶体管截止，从而实现相对高效的运行。目前，它们通常成对并排安装。支持者认为，CFET可以将它们堆叠起来，从而使某些电路的面积减少一半。
CFET 的可能实现方式是同时制造两个晶体管，而不是逐个制造，或者在不同的晶圆上制造后再熔合在一起。首先，在硅晶圆上沉积多层交替的硅和硅锗层。在这些层中刻蚀出沟槽和其他结构后，使用蚀刻剂蚀刻硅锗层，但不会破坏硅层，从而形成一组悬浮的纳米级厚度的硅带堆叠结构。最上层的硅带（称为纳米片）构成 PMOS 晶体管，最下层的硅带构成 NMOS 晶体管，反之亦然。
全球最大的芯片制造商——英特尔、三星和台积电——目前正致力于实现基于CFET的芯片量产。它们各自都已制造出CFET芯片原型。台积电的工程师在去年12月的IEEE电子器件会议上宣布，该公司利用其器件制造了一种超紧凑型存储单元和一种名为环形振荡器的关键测试电路。今年6月，在IEEE超大规模集成电路研讨会上，三星将详细介绍一种CFET，该CFET是迄今为止尺寸最小、且由最多层纳米片（共六层）构成的。
然而，Heremans指出，如何最佳地制造CFET远未定论。“很明显，目前仍有许多方案尚待探索。”例如，Imec一直在开发新的方法，以更好地将上下晶体管在电气上隔离开来，使它们能够独立工作。实现这一目标的工艺十分复杂。构成顶部晶体管的硅层和硅锗层将在完全不同的硅晶圆上制造。然后，将两片晶圆以特定的方式键合在一起，使只有顶部晶圆上的硅层和硅锗层连接到底部晶圆上。该工艺还在顶部晶圆和底部晶圆的材料之间增加了一层额外的绝缘层，从而提供所需的电气隔离。
从路线图上看，这实际上展示了三种 CFET 类型：单片 CFET（在同一晶圆上逐级堆叠）、顺序/键合 CFET（n 型和 p 型堆叠分别在不同的晶圆上构建并键合在一起），以及最终的薄沟道二维材料 CFET（其中硅沟道被原子级薄层取代）。
尽管这看似困难，但它也有助于解决PMOS和NMOS器件电荷传输速度不匹配的问题。目前的芯片使用沿有利于NMOS导电的晶面切割的硅晶圆。但如果PMOS层制造在单独的晶圆上，则可以对该晶圆进行切割，使其更有利于PMOS器件的导电。英特尔目前正在测试这种方案，并将于6月在IEEE超大规模集成电路研讨会上公布研究结果。
Imec 预计 CFET 的发展历程将与其他近期推出的技术类似，例如15 年前的FinFET和目前正在商业化的纳米片晶体管。也就是说，首先是初期产品发布，然后致力于提升密度和性能，最后力求在高密度版本中进一步提升性能或能效。
此后，Imec预计大约在2041年左右，业界会用一种或多种新型二维半导体材料取代CFET中的硅材料。与CFET的转型不同，二维半导体的主要作用在于降低功耗。
“推进路线图的总体目标当然是提出能够提高每瓦特发电效率的技术，”Heremans说道。在先进芯片中，电压的微小降低就能显著降低功耗。
这就是二维半导体技术的优势所在。Heremans指出，二维半导体的厚度不到一纳米，而未来硅纳米片的厚度则为三纳米。因此，与较厚的硅纳米片相比，环绕沟道区域的晶体管栅极只需更低的电压即可控制电流流过如此薄的结构。Heremans还表示，如果业界选择一种电荷流动速度更快的半导体材料，二维CFET的效率有望进一步提升。
互连、封装和光刻等等
如果CFET如Imec所言如期面世，它将进入一个已经具备三维思维的行业。英特尔已经将供电互连移至芯片上硅晶体管层下方，而鉴于CFET复杂的连接方式，一些数据信号可能也需要移至此处。
同样重要的是，到2033年，芯片公司将拥有十多年的芯片堆叠经验，从而增加处理器中的硅总量。例如，在AMD MI300 GPU中，采用最先进工艺制造的“计算单元”被堆叠在另一个采用较旧工艺制造的芯片上，后者负责处理GPU的内存和通信功能。
AMD芯片中的垂直连接间距可以小至9微米，而且这个间距还在迅速缩小。“目前我们正在研发的最先进的晶圆键合技术可以实现约200纳米的间距，”赫尔曼斯说，“这意味着在一平方毫米的范围内，我们可以实现2500万个互连。”
这种密度意味着设计人员可以开始在3D芯片上构建逻辑电路，”Heremans说道。这种能力将引领芯片设计领域的革新，Imec称之为CMOS 2.0。在该方案中，不仅可以将采用不同技术制造的多个芯片堆叠在一起，还可以通过将多层晶体管熔合在一起来制造单个芯片，每一层晶体管都针对特定功能进行了优化，例如存储密度或驱动电流。“这将极大地提升这种融合芯片的性能，”他说道。
需要强调的是，CMOS 2.0是imec对2030年后的发展范式的命名，在这种范式下，片上系统不再是单个单芯片，而是垂直堆叠的多个功能层，每个层都采用最适合自身的技术。高密度逻辑采用最先进的工艺节点，缓存采用针对密度和成本优化的工艺节点，I/O和电源管理则采用另一个工艺节点。所有组件连接成一个完整的系统。关键在于：并非芯片的每个部分都需要采用最先进的工艺节点。CMOS 2.0将最先进（也是最昂贵）的工艺留给真正受益的高密度逻辑，并将其他所有组件划分为采用相应工艺构建的层级。路线图通过单元高度标注（例如“5.5T over 5.5T”）来体现这一点，并在中间标注晶圆键合间距。
在路线图中，还有一个最容易被低估的部分，也是目前芯片制造领域最重要的创新之一。
如今的芯片采用正面供电方式（“前端供电” ），这意味着电源线需要穿过多层金属布线才能到达芯片底部的晶体管。这不仅占用了宝贵的芯片空间，而且电力在穿过多层金属布线的过程中也会损耗。在一些先进的芯片中，电力甚至可能需要穿过15层或更多金属层才能到达晶体管。
“背面供电”技术颠覆了传统供电方式，从芯片底部（或“背面”）供电，通过硅通孔（TSV）更直接地接触晶体管。这样一来，“正面”空间便可用于提高晶体管密度，同时提升芯片的整体功耗和性能。此外，它还简化了芯片顶部晶圆间的键合，这对于实现3D芯片堆叠至关重要。
该路线图展示了两个阶段。首先是用于全球互连的背面供电（当前一代，将于 2025/2026 年推出）。然后，从 A14 开始，背面信号布线将与背面供电合并，从而几乎完全释放正面空间，用于对密度要求最高的互连。主要芯片制造商的实现方式有所不同：英特尔的“PowerVia”连接到晶体管触点，而台积电的“Super Power Rail”（光听名字就觉得很棒！）直接连接到源极和漏极，虽然制造难度更高，但能带来更大的扩展优势。但任何创新都是如此：如果很容易，人人都会去做。这需要整个半导体制造生态系统的协作，包括沉积、蚀刻、化学机械抛光、键合、晶圆减薄等环节。
在新路线图的底部一行还展示了这些系统可能的发展方向。当中的硅中介层，就正在成为一个有源层。
如今的AI加速器位于被动式硅中介层（一种电接口层）上，该中介层主要用于在计算芯片和内存堆栈之间传输信号。路线图显示，随着每个节点技术的进步，这一技术也在稳步发展。从A14节点开始，中介层将集成“IGZO”晶体管（氧化铟镓锌，一种具有高电子迁移率和超低漏电流的薄膜晶体管）、背面供电以及BSMiM（背面金属-绝缘体-金属电容器，可提供更高的电压稳定性，摆脱了正面空间的限制）。在A10节点，光子接口的高速性能被引入中介层（“EIC”，即电子-光子集成电路），使得光I/O最终可以与计算芯片集成在封装内。到A5节点，L2缓存、eRAM（嵌入式DRAM）和电压调节器也移至中介层。到A2节点，集成电压调节器将完成整个回路的闭合。这必将是一个令人瞩目的飞跃！
下面的数字说明了密度的重要性。中介层上的内存密度从 N2 的大约 40 megabits/平方毫米提升到 A2 的 300 megabits/平方毫米。这意味着在相同的面积内，紧邻计算芯片的缓存容量增加了 7.5 倍。举例来说：300 megabits平方毫米意味着在 1 平方厘米的中介层上，可以容纳大约 37 MB 的内存缓存，这还不包括实际逻辑芯片的面积。
带宽的提升更为显著。路线图显示，中介层上的L2缓存带宽从A14的0.01TB/s/mm²提升至A2的2TB/s/mm²，提升幅度高达200倍。这为何如此重要？因为现代AI加速器的瓶颈不在于计算能力，而在于如何为计算提供数据。GPU每秒可以执行数万亿次运算，但前提是数据必须在需要时就已存在。每次芯片需要等待内存时，那些昂贵的核心都会闲置。将高带宽缓存从独立的内存堆栈移至距离逻辑芯片仅几毫米的中介层上，可以将延迟和每比特能耗降低一个数量级。这就是内存瓶颈被逐层突破的过程。
如图所示，在IMEC最新路线图中，还有关于光刻的阐述。超高数值孔径 EUV 首次出现在 ASML 的产品路线图上是在 2024 年 imec 举办的 ITF World 大会上，距今正好两年。数值孔径从 0.55 提升到 0.75 将进一步改善光刻成像效果。
写在最后
这份全新的逻辑电路路线图之所以如此强大，是因为它清晰地展示了持续推动技术进步所需的要素。而这确实需要整个行业的共同努力。这是一项多维度的工程，它同时涉及晶体管架构、先进光刻技术、电源传输、3D集成、材料、存储单元和封装等诸多方面。到2035年，芯片将采用堆叠式结构。而连接各芯片的硅中介层将承担真正的功能，将光子学、缓存和电压调节等功能集成其中。
随着芯片行业从纳米时代迈向埃级时代，工程师和科学家们对未来的憧憬从未停止。但光有梦想是不够的。值得庆幸的是，这个行业惊人的创造力和对创新的不懈追求，已经催生了一条研发之路，其中充满了未来20年所需的工程概念。
本文来自微信公众号“半导体行业观察”（ID：icbank），作者：编辑部，36氪经授权发布。
