1965年提出的摩尔定律，正在被宣告过时。
英伟达CEO黄仁勋、台积电创始人张忠谋、OpenAI创始人阿尔特曼，均表示过对摩尔定律的疑义。现在，阵营里又多了一位华为女高管。
5月25日，华为半导体业务部总裁何庭波宣布，基于华为过去6年做出381款芯片的经验，她提出了新理论——韬（τ）定律。
受此消息影响，A股半导体公司当日集体大涨。华虹公司、中芯国际盘中涨停，半导体上下游概念公司股价也普遍飘红。
何谓韬（τ）定律？简而言之是以“时间缩微”替代“几何缩微”，通过逻辑折叠等创新技术，压缩芯片内的走线距离、互联时延，提高电信号传输效率，让芯片从2D平面进化为3D立体，从而开拓出一条有别于追求制程纳米节点的新路。
一位半导体先进封装的从业者告诉《中国企业家》：圈内人对韬（τ）定律的提出颇感兴奋，韬（τ）定律本质是为了摆脱EUV高端光刻机的束缚。光刻机要依靠全球供应链才能生产，且良率把控难度大。
“传统6纳米的芯片一次流片要花费6亿元人民币，且不一定每次都能成功。从芯片设计到晶圆制造，各环节研发与生产成本高昂。”但通过“逻辑折叠”，芯片性能即便达不到传统路径的100%效果，但也可以用更低成本达到95%的效能，并更具稳定性。
另有行业人士表示：韬定律让晶圆厂竞争压力被重新分配了。过去的逻辑是每代都要跑到最先进节点，投资巨大、风险集中在少数几家。韬定律指出同样的系统性能可以通过封装和架构来换取，不是每家都必须跑到最前沿。
这对中芯国际这样的企业有一定战略解压的意义——成熟节点加上先进封装工艺支撑，将成为一条可行的路。
回到原点，韬（τ）定律的“逻辑折叠”技术又究竟是什么？
华为Fellow（华为技术最高荣誉之一）获得者夏晶在演讲中提到了两个有趣的比喻。他说：一张普通的A4纸薄得几乎没有厚度，但对折42次，它的厚度可以跨越地球到月球的距离。
另一个比喻是，大自然从无序的氨基酸通过蛋白质折叠，从而形成生命体。而韬（τ）定律也可以通过对零散、平铺、冗余硬件的不断重构和优化，让它蜕变为高效智能的算力生命体，完成算力的深度进化与持续生长。
以手机SoC（系统级芯片）为例，逻辑折叠依托混合键合、背面布线等先进工艺，通过超高密度垂直互联，将平面电路做细粒度立体分层拆分，上下层协同设计，不增加封装尺寸前提下提升有效晶体管密度，从而提升性能。
韬（τ）定律推演到极致，便是华为“集群折叠”的超节点产品。
昇腾384超节点包括了384颗NPU和192颗鲲鹏CPU，技术的关键不在于单颗芯片，而是芯片间的互联通信时延，华为通过自主开发的灵衢总线将成百上千颗芯片虚拟为一颗巨型逻辑芯片。
在5月26日的IEEE中国会议上，夏晶在演讲中说：“我们必须在（超节点）规模持续扩张的同时，不断优化互联，持续压低延迟，持续降低通信开销，让系统增大的过程中还能更高效，更快，不断把多芯片折叠起来的过程，我们把它叫system folding（系统折叠）。”
昇腾384超节点通过用光模块取代传统的铜线束，吞吐Token效率做到了行业最佳。在2026年第四季度，华为将上线“950超节点”，它连接了8192张昇腾950DT卡，算力规模是昇腾384超节点的20多倍，这也将进一步让适配了昇腾的DeepSeek等模型厂商更具Token价格优势。
一言以概之，韬（τ）定律指明了半导体行业的最终竞争会从“谁的节点更小”变成“谁的端到端系统效率更高”。
主导这一切的何庭波又是谁？
作为华为半导体业务部总裁，2019年5月地缘摩擦加剧之际，她在华为海思发出内部信，结尾是：“前路更为艰辛，我们将以勇气、智慧和毅力，在极限施压下挺直脊梁，奋力前行。滔天巨浪方显英雄本色，艰难困苦铸造诺亚方舟。”
此后，何庭波带领团队在6年时间做出381款芯片，其中包括麒麟芯片、鲲鹏CPU、昇腾GPU等一系列芯片。5月26日接受《人民日报》采访时，她表示：未来4年、5年、10年的加速度，我们跟另一条道路完全可以相比，我们不会越来越远，只会越来越好。
《中国企业家》结合对半导体从业者采访、5月25日何庭波公布的技术论文，以及5月26日，华为两位Fellow获得者黄永和夏晶解读韬（τ）定律的演讲，重点梳理并解答了以下5个关键问题：
01
逻辑折叠，究竟折叠了什么？
芯和半导体副总裁仓巍告诉《中国企业家》：过去的芯片设计，像是在一座小镇上盖房子——把每栋房子造得越来越小，这样同样大的地皮上就能住更多人。但这也让街道变多，越来越绕。而“逻辑折叠”，好比把平房变成楼房。房子不用缩小，地皮不用变大，楼层之间装上电梯，人们要交流，直接乘电梯上下就行，再不用在地面上绕远路。
在逻辑折叠技术之下，芯片布线短了，寄生的电阻和电容就小了；电阻、电容小了，信号传得更快，功耗更低，频率可以更高。
技术论文提到，在AI系统上，通过系统堆栈，预计到2035年硬件集成度将增长100倍以上。
来源：中国科学院科技论文预发布平台截图
仓巍解释道，传统AI芯片的封装，好比一栋只有前后两个门的仓库。仓库里面可以无限扩建货架（算力），但所有货物的进出只能走这两扇门。货架越多，堵在门口的货车就越多，再大的仓库也被两扇门卡死了。
华为的解法是拆掉了仓库的屋顶，让货物可以从天上直接吊进吊出——内存、供电、光互连全部改走垂直方向。仓库扩多大，头顶的装卸面积就跟着扩多大，彻底绕开了门口的拥堵。
“韬定律的核心主张，是让芯片工程师、系统架构师、软件工程师都围绕压缩这个时间来协同，而不是各自在自己那一层做优化。”仓巍说。
02
芯片折叠之后，技术上有哪些挑战？
仓巍提到，芯片在实现折叠之后，最核心的挑战是良率。两张晶圆键合在一起，对准精度要达到0.5微米以内，键合节距要做到1.5微米甚至更小。任何一张晶圆上的缺陷，都会影响整个堆叠的成品率。
华为的解法是设计层面的“智能冗余”——通过预留修复路径，让失效单元可以被旁路绕过，把失效率控制在100ppm以下，修复率达到99.9%。
晶圆间工艺差异是另一个棘手问题。两张晶圆来自不同批次，有时甚至来自不同节点，阈值电压、驱动电流、互连电阻都会有偏差，叠加到时钟树分布上，很容易让时钟偏斜（skew）超出预算，导致芯片工作不稳定。
技术论文明确指出这需要自适应补偿机制，以及能做跨层时序收敛的EDA工具——后者目前在业界基本是空白。
此外，光连接的稳定性也是一大挑战。在数据中心的计算服务器和超节点上，采取光连接虽然效率高，但解决“数据丢包”问题则存在挑战。
对此，华为技术专家解释：铜线连接也会丢包，但因是物理连接，所以偶发性的丢包会按照协议重发；但光连接出现闪断，需要更上层的方式解决问题。专家说：“如果光出现闪断，它很有可能并不是一个几个纳秒级的，它甚至是秒级的，在这种级别的闪断情况下，需要上层软件来干预。”
03
韬（τ）定律会和摩尔定律一样“撞墙”吗？
“摩尔定律撞墙”不是说人类已经不能做2nm或1nm芯片，而是说几何微缩仍在继续，但其性能、能效和成本红利已经显著下降。
摩尔定律指的是集成电路上可以容纳的晶体管数目在大约每经过18个月到24个月便会增加一倍。换言之，处理器的性能大约每两年翻一倍，同时价格下降为之前的一半。
目前，摩尔定律遇到了四道墙——成本、功耗、内存、互连：
成本墙，EUV光刻机一台造价超过1.5亿美元，折旧成本直接压在晶圆上；一颗2纳米芯片的设计费用已超过10亿美元；单位晶体管成本不降反升。
功耗墙，晶体管越堆越多，芯片的发热却压不住。今天一颗高端AI加速器的热设计功耗已经超过1000瓦，让散热已经成为一门独立的工程学。
内存墙，AI大模型训练和推理高度依赖频繁的内存访问，内存带宽不够，再多的算力也在等数据，利用率很低。
互连墙，大型AI集群超过80%的能耗来自数据搬运而非计算本身，说明互连已经成为主要矛盾。
韬（τ）定律和逻辑折叠也存在其物理限制，它的尽头又在哪里？
华为技术专家表示，为了弥补摩尔定律演进放缓带来的影响，他们会有折叠两层到三层甚至多层的需要，并且已经开展了研究，未来会有相关产品上市。
他们还预告，鲲鹏960的三层堆叠架构，目标冲击4GHz主频，单位投影晶体管密度突破200MTr/mm²（百万晶体管/平方毫米），依托工艺迭代优化键合间距，实现垂直互联无绕线直通。
04
韬（τ）定律如何影响半导体产业链上下游？
何庭波在论文里提到，将τ缩微呈现为一个完成的体系是有误导性的，若干实质性问题仍然悬而未决。但论文也预告说，一条τ原生的工具链——开放、多物理场、3D原生，将是未来十年最重要的赋能投资。
有EDA厂商告诉《中国企业家》，他们已经在积极布局韬（τ）定律带来的衍生产业链。他们认为，对于华为来说，晶圆制造并非最大难点，核心瓶颈在芯片架构设计与多维度仿真，涵盖电路、芯片、系统全层级，要完成多维度仿真，反复迭代，匹配工艺实际效果，这需要芯片设计公司、基板厂、封测厂打破壁垒，联合作战。
AI投资人、深圳数据经济研究院AI经济研究中心联席主任王捷曾参与摩尔线程天使轮、长鑫存储C轮等硬科技项目投资。他表示，对于设计来说，未来将从只做传统的二维设计，转向也要做3D-aware architecture（原生支持三维堆叠的芯片架构）。对于晶圆厂来说，成熟制程的重要性会上升，多层逻辑堆叠可能带来晶圆需求显著增加。
05
华为如何攻坚克难？
今年2月，英特尔CEO陈立武在一次公开场合上表示，他发现，在美国重重阻挠下，华为依然找到了至少100名顶尖设计师。
陈立武说，当他询问这些设计师，如何攻克技术难题时，他们回答：“虽然我们被限制使用许多工具，但我们有自己的‘土办法’，我们能搞定。”
华为技术专家在5月26日的演讲中也对此间接回应道：“鲲鹏950 CPU通过芯片折叠不仅仅获得了单位面积更多的晶体管，放了更多的CPU，还通过时钟互联供电的一体化设计，让多芯片像一颗芯片一样运行。”
据媒体报道，将于今年秋季面世的麒麟手机芯片已经率先采用了逻辑折叠技术，性能大幅提升。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
本文来自微信公众号“中国企业家杂志”（ID：iceo-com-cn），作者：闫俊文，编辑：李原 何伊凡，36氪经授权发布。
